UWB中Viterbi译码器的FPGA设计与实现
文献类型：期刊论文
| 作者 | 王朝刚 ; 卢晓春 |
| 刊名 | 时间频率学报
 |
| 出版日期 | 2009 |
| 卷号 | v.32期号:1页码:63-69 |
| 关键词 | 超宽带(UWB) 加比选(ACS)模块 Viterbi译码器 现场可编程门阵列(FPGA) |
| ISSN号 | 1674-0637 |
| 中文摘要 | 由于差错控制在超宽带室内导航系统中占据着十分重要的位置,并考虑到IEEE802.15.3a标准采用卷积编码和Viterbi译码来进行差错控制,因此利用现场可编程门阵列(FPGA)设计实现了一种约束长度为7,译码深度为64的全并行Viterbi译码器。本设计在Xilinx ISE9.2环境下进行了综合,并采用Modelsim6.0对整个设计进行了仿真。仿真结果表明,该设计能够满足超宽带系统的要求。 |
| 语种 | 中文 |
| 公开日期 | 2012-06-30 |
| 源URL | [http://210.72.145.45/handle/361003/2188]  |
| 专题 | 国家授时中心_导航与通信研究室 |
| 推荐引用方式 GB/T 7714 | 王朝刚,卢晓春. UWB中Viterbi译码器的FPGA设计与实现[J]. 时间频率学报,2009,v.32(1):63-69. |
| APA | 王朝刚,&卢晓春.(2009).UWB中Viterbi译码器的FPGA设计与实现.时间频率学报,v.32(1),63-69. |
| MLA | 王朝刚,et al."UWB中Viterbi译码器的FPGA设计与实现".时间频率学报 v.32.1(2009):63-69. |
入库方式： OAI收割
来源：国家授时中心
浏览0
下载0
收藏0
其他版本
除非特别说明，本系统中所有内容都受版权保护，并保留所有权利。