微处理器体系结构研究及DSP&CPU微处理器关键部件设计
文献类型：学位论文
| 作者 | 陈双燕 |
| 学位类别 | 博士 |
| 答辩日期 | 2007-06-08 |
| 授予单位 | 中国科学院声学研究所 |
| 授予地点 | 声学研究所 |
| 关键词 | 高性能微处理器 浮点运算 DMA SDRAM 高速缓存 |
| 其他题名 | Research of Microprocessor Architecture and Relative Functional Components Design and Implementation of DSP&CPU |
| 学位专业 | 信号与信息处理 |
| 中文摘要 | 随着半导体集成电路工艺水平的不断提高以及计算机体系结构的不断改进，微处理器的性能越来越高。研究具有自主知识产权的微处理器，对国家的经济、科技、国防及信息安全等方面的发展具有非常重要的意义。 DSP&CPU微处理器是国家973项目的重要研究成果，是国内成功研制出的第一款基于多发射超长指令字VLIW和单指令流多数据流SIMD技术的具有可重组结构的高性能微处理器芯片。该芯片采用4发射RISC结构，综合运用了推断推测、定长短向量、可重构及低功耗设计等技术，可广泛应用于语音、视频压缩、图像处理、通信信号处理等多媒体数据处理领域。 论文以DSP&CPU微处理器为基础，围绕微处理器的三个主要组成部件：内核、外设及存储器，对高性能微处理器进行研究，设计并实现了微处理器关键组成部件，并对多核高速缓存一致性问题进行了分析和探讨。 论文首先设计并实现了SuperV2内核定点ALU运算部件及存储器访问接口控制部件，并进行了指令集仿真及系统功能验证。然后基于牛顿迭代算法，运用高性能并行乘法部件，设计并实现了SuperV3高速多功能浮点运算协处理器，实现了单/双精度除法、倒数、方根及方根倒数等运算。通过硬件部件的复用，降低了芯片面积，同时具有可扩展性好、方便进行流水化作业等优点。 接下来，论文首先从提高I/O访问速度出发，构建了SuperV3微处理器高速外围架构。然后运用动态预测机制及低功耗控制逻辑，设计并实现了可兼容DDR/DDR2 SDRAM控制部件。接着设计了可扩展、多通道DMA控制部件的系统级模型，并从软件和硬件设计两方面对通道进行低功耗控制。 最后，论文从降低访存瓶颈出发，首先分析典型的层次化存储结构，设计并实现了SuperV2高速缓存控制部件。然后针对多核微处理器，提出了改进的高速缓存一致性协议，以一定的硬件面积为代价，可以降低存储部件访问的缺失率、缩短访存延迟。接下来，提出了多核环境下，对高速缓存结构进行优化的几种设计方案，可以降低存储部件的功耗。 |
| 英文摘要 | With the fast development of semiconductor integrated circuits design and the optimization of computer architecture, the performance of microprocessor is increasing. The research and design of high performance microprocessor is very important for the development of national economics, science and technology, information security, etc. DSP&CPU microprocessor is the research product of a national 973 project. It is the first high performance multi-issued microprocessor based on VLIW and SIMD architecture, and using prediction, speculation, fixed length short vector, reconfiguration and lower power design technology. It can be widely used in audio and video compression, image signal processing, communication, and other algorithms in multimedia data processing area. Based on DSP&CPU processor, this paper researches on computer architecture and presents the design and optimization of several functional components. Firstly, the design and implementation of SuperV2 ALU unit and memory access controller is presented in this paper, followed by the verification of instructions and the whole system. Secondly, a high performance multifunctional floating-point computation coprocessor of SuperV3 is given, based on an optimized NR iteration method and using small parallel multipliers. Thirdly, from the aspect of improving I/O bandwidth, the peripheral architecture of SuperV3 microprocessor is presented. Fourthly, an innovative design and implementation of a compatible DDR/DDR2 SDRAM controller is given, using dynamically prediction scheme and low power control logic, which is very flexible and transplantable for future computer system design, and will greatly shorten time to market and reduce product cost. Fifthly, from the aspect of system level design, a multi-channel, reconfigurable DMA controller is designed and verified, together with software and hardware methods for the purpose of dynamically power control. Sixthly, we research on typical memory hierarchy architecture, and the design of SuperV2 CACHE is given. In the end, based on a widely used multi-core CACHE consistency protocol - MESI, an improved CACHE coherence protocol is given and several optimized CACHE architectures are discussed, from the aspect of low power and high performance design. |
| 语种 | 中文 |
| 公开日期 | 2011-05-07 |
| 页码 | 131 |
| 源URL | [http://159.226.59.140/handle/311008/188]  |
| 专题 | 声学研究所_声学所博硕士学位论文_1981-2009博硕士学位论文 |
| 推荐引用方式 GB/T 7714 | 陈双燕. 微处理器体系结构研究及DSP&CPU微处理器关键部件设计[D]. 声学研究所. 中国科学院声学研究所. 2007. |
入库方式： OAI收割
来源：声学研究所
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