双精度浮点运算单元的设计
文献类型：学位论文
| 作者 | 刘若珩 |
| 答辩日期 | 2001 |
| 授予单位 | 中国科学院声学研究所 |
| 授予地点 | 中国科学院声学研究所 |
| 关键词 | 双精度浮点单元 系统级芯片 华莱氏树 规则树 4-2运算单元 |
| 中文摘要 | 该文在对定点加法器、乘法器的研究基础上，给出了一个双精度64位浮点运算单元的设计方法和实现过程。该浮点运行单元包括浮点加减法运算单元和浮点乘法运算单元两个部分。浮点运算单元的电路设计中充分体现了面向深亚微米设计的特点，在电路设计以减少电路单元间的互连结为准则，并全面贯穿系统级芯片的设计理念。以此为指导思想，完成了基于模块化、规则化的浮点运算单元的设计。在浮点乘法运算单元的关键部件——54位整数乘法器的设计中，摒弃了互连线关系复杂的经典的华莱氏树结构，选择了互连线规则的具有阵列特性的规则树，并且通过精心设计乘法器的核心模块4-2运算单元，使整个乘法器在整体性能上优于经典的华莱氏树结构。 |
| 英文摘要 | This paper presents the design and realization of a double-precision 64-bit Floating-Point Unit (FPU) base on the research on the fixed-point adder and multiplier. This FPU includes two parts-Floating-point Adder and Floating-point Multiplier. The design of FPU has the characteristic of the deep submicron CMOS process technology, abides the rule of reducing interconnected lines and carries through the concept of System on a chip (SOC). The structure of FPU bases upon the method of modularization and regularization. 54 * 54 bits Multiplier is the most important part of FPU. During the implement of the Multiplier, I didn't use the classic way-Wallace Tree structure which has the complicated interconnected lines but use the new. Regularly Structured Tree(RST) which has the simple interconnected lines. 1 elaborately design a block of 4-2 counter. This block is used repeatedly to construct the regularly structured array. The whole performance of the Multiplier is better than the Multiplier with Wallace Tree structure. |
| 语种 | 中文 |
| 公开日期 | 2011-05-07 |
| 页码 | 58 |
| 源URL | [http://159.226.59.140/handle/311008/708]  |
| 专题 | 声学研究所_声学所博硕士学位论文_1981-2009博硕士学位论文 |
| 推荐引用方式 GB/T 7714 | 刘若珩. 双精度浮点运算单元的设计[D]. 中国科学院声学研究所. 中国科学院声学研究所. 2001. |
入库方式： OAI收割
来源：声学研究所
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