近年来，大数据、云计算和人工智能等新兴技术的飞速发展，对海量数据的高性能计算平台提出了更高的处理要求，也极大地推进了商用处理器的更新换代。然而，当前面向通用计算的高端处理器，由于自身处理架构的限制，无法在现有工艺条件下良好地平衡运算性能和功耗之间的矛盾关系。面向特定领域运算加速的可重构计算架构，牺牲一定的灵活度，可换取运算性能的进一步提升。在当前芯片架构体系差异化发展的大背景下，针对高性能信号处理的应用需求，如何有效利用可重构计算技术实现架构突破，已成为最具潜力的技术路线之一。

可重构计算架构广义上是指具备从算法应用到硬件空间映射能力的所有运算体系。通常，影响可重构计算架构所实现应用的综合运算性能两个最关键的因素是：运算执行过程中数据存储和计算的方式。此外，高性能信号处理领域中存在多种不同特点的算法应用，深入理解并提取典型计算密集型算法的共性特点，并针对性改进硬件加速结构，对可重构架构定制优化有着至关重要的作用。因此，本文从存储技术和算法硬件加速两个方面出发，深入开展了对可配置片外存储器接口技术和高吞吐率浮点快速傅里叶变换(Fast Fourier Transform, FFT)加速实现的研究工作。同时，针对高性能浮点信号处理给出了一款可重构浮点运算加速架构原型系统的完整设计。

本文首先针对大容量可配置存储器接口中，由于数据位宽可变所导致访存可靠性降低和实现面积开销大等的瓶颈问题，提出了一种新型的总线拓扑和管脚分布结构，并设计实现了一款工作频率可变(100~266MHz)、数据位宽可调(4~32bit)、关键时序参数可灵活配置的双倍速率DRAM存储器物理层接口。通过仿真验证了其在不同工作环境下，最高可满足DDR2-533的接口时序要求。此外，本文进一步深入对存储器接口中关键移相模块——延时锁定环路(Delay-locked Loop, DLL)的精确移相和占空比纠正技术进行研究，首次针对宽范围DLL中普遍存在的错误锁定问题，创新地提出一种抑制错误锁定的控制逻辑。通过实际设计一款宽范围DLL并进行后端仿真，结果表明其在全频率工作范围内可完全避免零陷阱和谐波锁定的发生，输入占空比变化范围为20%~80%的情况下，最大输出时钟占空比误差仅为1.2%。

面向浮点型FFT高吞吐率硬件加速实现的诸多技术挑战，本文提出了一种新型的迭代二叉树分解方法，可针对任意2的整数次幂点数FFT进行算法优化，有效降低了乘法运算复杂度，相比于传统基2算法，有效旋转和常数乘法器数目平均优化比例分别约为28%和41%；提出了一种精度可控大点数旋转因子定点化生成方法，相比传统查找表方法，在2048点FFT计算时可将因子产生模块的功耗从22mW降低至11mW；为进一步提高浮点FFT中运算资源的利用效率，提出了同时支持单通道单精度浮点和双通道半精度浮点两种工作模式的新型融合加减与点乘运算单元。与其他相关研究对比，所提出的双模浮点加减运算单元实现面积可减少56%，整体能耗可优化69%，双模浮点点乘运算单元实现面积可减小17%，能耗可优化50%。此外，结合所得到的优化混合基算法和电路结构，本文分别针对高能效以及精度可配置设计并实现了两款高吞吐率的浮点型128/256/512/1024/2048点FFT，与前人相关的研究工作进行对比分析，验证所实现FFT硬件加速结构的综合性能优势。

基于前面的研究基础，针对高通量浮点信号处理等应用场景，本文创新地提出了一种包含双BANK本地缓存的可重构浮点数据通路，通过充分实现对运算资源和中间计算结果的复用，可有效地提高浮点运算加速原型系统的性能。同时，设计并实现了一款高性能浮点运算加速架构的原型系统，结合现有技术给出了架构原型中其他功能模块的详细设计。最后，将其整体实现结果与商用DSP和FPGA分别进行相关指标的对比，验证其运算和可重构的综合性能优势。