用VHDL实现的23位快速浮点数加减法器
文献类型：期刊论文
| 作者 | 龙银东 ; 敬岚 ; 方正 ; 乔卫民 |
| 刊名 | 微计算机信息
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| 出版日期 | 2009-02 |
| 卷号 | 25期号:2页码:290 |
| 关键词 | 大规模集成电路 |
| ISSN号 | 1008-0570 |
| 其他题名 | The realization of the fast adder-subtracter for the 23 bit’s floating point numbers by VHDL |
| 学科主题 | 电子、通信与自动控制技术 |
| 语种 | 中文 |
| 公开日期 | 2009-11-20 |
| 源URL | [http://ir.imp.cas.cn/handle/113462/254]  |
| 专题 | 近代物理研究所_近代物理研究所知识存储（2010之前） |
| 推荐引用方式 GB/T 7714 | 龙银东,敬岚,方正,等. 用VHDL实现的23位快速浮点数加减法器[J]. 微计算机信息,2009,25(2):290. |
| APA | 龙银东,敬岚,方正,&乔卫民.(2009).用VHDL实现的23位快速浮点数加减法器.微计算机信息,25(2),290. |
| MLA | 龙银东,et al."用VHDL实现的23位快速浮点数加减法器".微计算机信息 25.2(2009):290. |
入库方式： OAI收割
来源：近代物理研究所
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