SOC可测试性设计与测试技术
文献类型：期刊论文
| 作者 | 胡 瑜; 韩银和; 李晓维 |
| 刊名 | 计算机研究与发展
 |
| 出版日期 | 2005 |
| 期号 | 第1期页码:153~162页 |
| 关键词 | 芯片系统 可测试性设计 测试资源划分 测试资源优化 |
| 英文摘要 | 超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术，从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩/解压缩与测试调度等测试资源划分、优化技术，并介绍了2个标准化组织开展的SOC测试标准工作.最后，展望了SOC测试未来的发展方向. |
| 语种 | 中文 |
| 公开日期 | 2010-10-14 |
| 源URL | [http://ictir.ict.ac.cn/handle/311040/620]  |
| 专题 | 中国科学院计算技术研究所期刊论文_2005年中文 |
| 推荐引用方式 GB/T 7714 | 胡 瑜,韩银和,李晓维. SOC可测试性设计与测试技术[J]. 计算机研究与发展,2005(第1期):153~162页. |
| APA | 胡 瑜,韩银和,&李晓维.(2005).SOC可测试性设计与测试技术.计算机研究与发展(第1期),153~162页. |
| MLA | 胡 瑜,et al."SOC可测试性设计与测试技术".计算机研究与发展 .第1期(2005):153~162页. |
入库方式： OAI收割
来源：计算技术研究所
浏览0
下载0
收藏0
其他版本
除非特别说明，本系统中所有内容都受版权保护，并保留所有权利。