CPU 可测试性设计
文献类型：期刊论文
| 作者 | 李晓维; 董婕; 李吉; 檀彦卓; 徐勇军 |
| 刊名 | 信息技术快报
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| 出版日期 | 2004-09-06 |
| 卷号 | 2期号:9页码:20 |
| 英文摘要 | 可测试性设计（Design-For-Testability，DFT）已经成为芯片设计中不可或缺的重要组成部分。它通过在芯片的逻辑设计中加入测试逻辑提高芯片的可测试性。在高性能通用CPU的设计中，可测试性设计技术得到了广泛的应用。本文结合几款流行的CPU，综述了可应用于通用CPU等高性能芯片设计中的各种可测试性方法，包括扫描设计（Scan Design），内建自测试（Built-In Self-Test，BIST），测试点插入（Test Point Insertion），与IEEE 1149.1标准兼容的边界扫描设计（Boundary Scan Design，BSD）等技术。 |
| 语种 | 中文 |
| 公开日期 | 2010-03-30 |
| 源URL | [http://ictir.ict.ac.cn/handle/311040/222]  |
| 专题 | 信息技术快报_2004 |
| 推荐引用方式 GB/T 7714 | 李晓维,董婕,李吉,等. CPU 可测试性设计[J]. 信息技术快报,2004,2(9):20. |
| APA | 李晓维,董婕,李吉,檀彦卓,&徐勇军.(2004).CPU 可测试性设计.信息技术快报,2(9),20. |
| MLA | 李晓维,et al."CPU 可测试性设计".信息技术快报 2.9(2004):20. |
入库方式： OAI收割
来源：计算技术研究所
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