适于SoC的统一设计语言SystemVerilog
文献类型：期刊论文
| 作者 | 陈杰; 黎宝峰; 颜永红 |
| 刊名 | 半导体技术
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| 出版日期 | 2003 |
| 卷号 | 28期号:12页码:5，25-29 |
| 关键词 | 片上系统 Soc 统一设计语言 Systemverilog 抽象结构 设计建模 验证能力 |
| ISSN号 | 1003-353X |
| 英文摘要 | 顺应SoC的发展趋势，Accellera标准组织提议了一个统一设计语言SystemVerilog。本文主要讨论了SystemVerilog的特点、设计优势、现状和未来趋势等，并给出了一些实例。SystemVerilog是C、C++、Superlog和Verilog的混合，它极大地扩展了抽象结构层次的设计建模和验证的能力，是SoC设计的最佳统一语言。 |
| 语种 | 中文 |
| 公开日期 | 2010-05-25 |
| 源URL | [http://10.10.10.126/handle/311049/892]  |
| 专题 | 微电子研究所_回溯数据库（1992-2008年） |
| 推荐引用方式 GB/T 7714 | 陈杰,黎宝峰,颜永红. 适于SoC的统一设计语言SystemVerilog[J]. 半导体技术,2003,28(12):5，25-29. |
| APA | 陈杰,黎宝峰,&颜永红.(2003).适于SoC的统一设计语言SystemVerilog.半导体技术,28(12),5，25-29. |
| MLA | 陈杰,et al."适于SoC的统一设计语言SystemVerilog".半导体技术 28.12(2003):5，25-29. |
入库方式： OAI收割
来源：微电子研究所
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