DDR源同步接口的设计与时序约束方法
文献类型：期刊论文
| 作者 | 陈岚; 张华高 |
| 刊名 | 计算机工程与设计
 |
| 出版日期 | 2008 |
| 卷号 | 29期号:7页码:4，1600-1602,1605 |
| 关键词 | Ddr接口 源同步 静态时序分析 时序约束 数字集成电路 |
| ISSN号 | 1000-7024 |
| 英文摘要 | 在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍。由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点。结合曙光5000ASIC中的chipset芯片,详细介绍了DDR源同步接口的设计,并且利用Synopsys公司的静态时序分析软件PrimeTime,对DDR接口接收端和发送端的时序约束方法进行了具体的分析说明。 |
| 语种 | 中文 |
| 公开日期 | 2010-05-27 |
| 源URL | [http://10.10.10.126/handle/311049/2042]  |
| 专题 | 微电子研究所_回溯数据库（1992-2008年） |
| 推荐引用方式 GB/T 7714 | 陈岚,张华高. DDR源同步接口的设计与时序约束方法[J]. 计算机工程与设计,2008,29(7):4，1600-1602,1605. |
| APA | 陈岚,&张华高.(2008).DDR源同步接口的设计与时序约束方法.计算机工程与设计,29(7),4，1600-1602,1605. |
| MLA | 陈岚,et al."DDR源同步接口的设计与时序约束方法".计算机工程与设计 29.7(2008):4，1600-1602,1605. |
入库方式： OAI收割
来源：微电子研究所
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