本发明公开了一种低功耗流水线结构相位累加器，摒弃传统结构中通过级联D触发器增加延时的方法，通过改变频率控制字单元中D触发器的时钟信号来调节延时，从而减少频率控制字单元中D触发器数量，降低功耗。对于M级流水线结构的N比特相位累加器，传统结构需要N×(M+1)/2个D触发器，本发明提供方法只需要N+M+1个D触发器。本发明的低功耗流水线结构相位累加器具有设计简单、功耗低、频率变化快的特点。