一种三维半导体器件，包括多个存储单元，每个包括：沟道层，沿垂直于衬底表面方向分布；底部栅极导电层，位于第一绝缘层堆叠中，分布在沟道层的侧壁上；浮栅层，位于第一绝缘层堆叠之上，分布在沟道层侧壁上；多个第二绝缘层与多个栅极导电层，位于浮栅层之上，沿着沟道层侧壁交替层叠；栅极介质层，分布在沟道层的侧壁上；漏极，位于沟道层顶部；以及源极，位于多个存储单元相邻两个存储单元之间衬底中。内嵌入非引出的浮栅，通过邻近引出栅级上电压的耦合在浮栅上感应出电压从而辅助完成SEG与多晶硅接触区域的沟道反型从而克服该区域的电流瓶颈，提高沟道电流，有效控制该浮栅邻近FET的阈值电压一致性。