基于逻辑力度的高速CMOS集成电路设计
文献类型：会议论文
| 作者 | 李林森 ; 李建华 ; 张爱新 |
| 出版日期 | 2006 |
| 会议名称 | 上海市电机工程学会上海市电工技术学会2006年学术年会 |
| 会议日期 | 2006 |
| 关键词 | CMOS电路 数字集成电路 深亚微米集成电路设计 延迟时间 逻辑力度 |
| 中文摘要 | CMOS电路技术在当前数字集成电路中已无可争议地占绝对主导地位,0.18μm和0.13μm工艺为工业界领先的技术,而基于逻辑力度(Logical Effort,LE)的高速CMOS电路设计技术就是其中最先进的技术之一,属于深亚微米集成电路设计领域的一个国际前沿课题. 估计CMOS门的延迟时间和最佳尺寸在国际上是一个研究了多年的电路问题.Jaeger在1975年对反相器链的相关研究表明,为了得到最佳延迟,每一级的延迟时间应该相等,而其扇出系数大体为4."Logical Effort"一词最早提出于1991年 |
| 会议网址 | http://d.wanfangdata.com.cn/Conference_6264152.aspx |
| 会议录 | 上海市电机工程学会上海市电工技术学会2006年学术年会论文集
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| 语种 | 中文 |
| 源URL | [http://ir.sim.ac.cn/handle/331004/56285]  |
| 专题 | 上海微系统与信息技术研究所_中文期刊、会议、专利、成果_国内会议论文 |
| 推荐引用方式 GB/T 7714 | 李林森,李建华,张爱新. 基于逻辑力度的高速CMOS集成电路设计[C]. 见:上海市电机工程学会上海市电工技术学会2006年学术年会. 2006.http://d.wanfangdata.com.cn/Conference_6264152.aspx. |
入库方式： OAI收割
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