Verilog-HDL在数字ASIC设计上的应用
文献类型：期刊论文
| 作者 | 须国宗 ; 梁洪昌 ; 黄焕章 |
| 刊名 | 微处理机
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| 出版日期 | 1996 |
| 期号 | 01 |
| 关键词 | K1 CADENCE环境 Verilog-HDL工具 ASIC |
| ISSN号 | 1002-2279 |
| 中文摘要 | 本文探索了在CADENCE环境下采用Verilog－HDL工具从顶到下设计ASIC的一般方法。工作着重在单元库的建立和RTL级的逻辑综合与优化技术。从系统功能出发，进行多层次设计，Verilog－HDL设计工具可以提供强有力支持。本文通过一个设计实例介绍了Verilog－HDL设计工具的应用。 |
| 语种 | 中文 |
| 公开日期 | 2012-03-29 |
| 源URL | [http://ir.sim.ac.cn/handle/331004/104322]  |
| 专题 | 上海微系统与信息技术研究所_中文期刊、会议、专利、成果_期刊论文（冶金所） |
| 推荐引用方式 GB/T 7714 | 须国宗,梁洪昌,黄焕章. Verilog-HDL在数字ASIC设计上的应用[J]. 微处理机,1996(01). |
| APA | 须国宗,梁洪昌,&黄焕章.(1996).Verilog-HDL在数字ASIC设计上的应用.微处理机(01). |
| MLA | 须国宗,et al."Verilog-HDL在数字ASIC设计上的应用".微处理机 .01(1996). |
入库方式： OAI收割
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