Verilog到C翻译器的设计与实现
文献类型：期刊论文
| 作者 | 戴笛; 张福新 |
| 刊名 | 计算机工程
 |
| 出版日期 | 2006 |
| 卷号 | 32.0期号:009页码:267 |
| 关键词 | 软件仿真 Verilog C 编译 龙芯 |
| ISSN号 | 1000-3428 |
| 英文摘要 | 介绍了一种将Verilog硬件描述转化到等价C／C＋＋代码的自动翻译器的实现过程，并给出了简化Verilog行为模型的疗法、非阻塞赋值串行化的优化算法和一些访存优化原则。该方法没计的翻译器的生成代码可直接由C/C＋＋编译器汇编成可执行程序后进行仿真。采用龙芯RTL作为系统输入的测试表明，该方法的仿真速度可比一般仿真软件有成倍的增加，并能在系统评估和分析上发挥显著的成效。 |
| 语种 | 英语 |
| 源URL | [http://119.78.100.204/handle/2XEOYT63/26672]  |
| 专题 | 中国科学院计算技术研究所期刊论文_中文 |
| 作者单位 | 中国科学院计算技术研究所 |
| 推荐引用方式 GB/T 7714 | 戴笛,张福新. Verilog到C翻译器的设计与实现[J]. 计算机工程,2006,32.0(009):267. |
| APA | 戴笛,&张福新.(2006).Verilog到C翻译器的设计与实现.计算机工程,32.0(009),267. |
| MLA | 戴笛,et al."Verilog到C翻译器的设计与实现".计算机工程 32.0.009(2006):267. |
入库方式： OAI收割
来源：计算技术研究所
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