考虑串扰的集成电路静态定时分析方法
文献类型：期刊论文
| 作者 | 王伟芳1; 李华伟2 |
| 刊名 | 计算机工程与设计
 |
| 出版日期 | 2013 |
| 卷号 | 34.0期号:011页码:3845 |
| 关键词 | 集成电路 耦合电容 串扰 静态定时分析 时延 EDA工具 |
| ISSN号 | 1000-7024 |
| 英文摘要 | 针对电路设计流程中静态定时问题，介绍了基于时间窗口和跳变图的考虑串扰的静态定时分析方法。通过判断受害线和侵略线的时间窗或跳变图是否有交叠，筛选出可能产生串扰效应的耦合线对；结合串扰延迟计算公式，将串扰引起额外时延加入通路时延中，从而使静态定时分析的结果更准确，并将该方法集成到一款商业EDA工具中。实验结果表明，该方法能更准确的表示最坏情况下的通路时延，相比于时间窗口的方法，跳变图增加了少许时间和空间开销，却能够多删除约24％的虚假耦合线对。 |
| 语种 | 英语 |
| 源URL | [http://119.78.100.204/handle/2XEOYT63/30286]  |
| 专题 | 中国科学院计算技术研究所期刊论文_中文 |
| 作者单位 | 1.湘潭大学 2.中国科学院计算技术研究所 |
| 推荐引用方式 GB/T 7714 | 王伟芳,李华伟. 考虑串扰的集成电路静态定时分析方法[J]. 计算机工程与设计,2013,34.0(011):3845. |
| APA | 王伟芳,&李华伟.(2013).考虑串扰的集成电路静态定时分析方法.计算机工程与设计,34.0(011),3845. |
| MLA | 王伟芳,et al."考虑串扰的集成电路静态定时分析方法".计算机工程与设计 34.0.011(2013):3845. |
入库方式： OAI收割
来源：计算技术研究所
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