一种静态电路兼容的4GHz64位动态加法器设计
文献类型：期刊论文
| 作者 | 高茁; 王志远 |
| 刊名 | 微电子学与计算机
 |
| 出版日期 | 2008 |
| 卷号 | 25.0期号:003页码:159 |
| 关键词 | 加法器 先行进位 动态电路 |
| ISSN号 | 1000-7180 |
| 英文摘要 | 设计了一个与静态电路兼容的64位动态加法器，采用嵌入逻辑的动态触发器，以及多相位时钟技术，实现了与上、下级静态电路的接口．在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载，提高性能．在STMicro 90nm CMOS工艺下，该加法器可工作在4GHz时钟下，功耗45．9mW． |
| 语种 | 英语 |
| 源URL | [http://119.78.100.204/handle/2XEOYT63/34473]  |
| 专题 | 中国科学院计算技术研究所期刊论文_中文 |
| 作者单位 | 中国科学院计算技术研究所 |
| 推荐引用方式 GB/T 7714 | 高茁,王志远. 一种静态电路兼容的4GHz64位动态加法器设计[J]. 微电子学与计算机,2008,25.0(003):159. |
| APA | 高茁,&王志远.(2008).一种静态电路兼容的4GHz64位动态加法器设计.微电子学与计算机,25.0(003),159. |
| MLA | 高茁,et al."一种静态电路兼容的4GHz64位动态加法器设计".微电子学与计算机 25.0.003(2008):159. |
入库方式： OAI收割
来源：计算技术研究所
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