自动提取RTL级集成电路时序信息
文献类型：期刊论文
| 作者 | 高燕; 沈理 |
| 刊名 | 微电子学与计算机
 |
| 出版日期 | 2003 |
| 卷号 | 20.0期号:006页码:1 |
| 关键词 | RTL级集成电路 时序信息 自动提取 硬件描述语言 可测试性设计 |
| ISSN号 | 1000-7180 |
| 英文摘要 | 文章以Verilog硬件描述语言描述的电路为研究对象，给出RTL级集成电路的静态时序深度和动态时序深度概念。从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系，并实现了信息的自动提取，从而为高层次测试生成、设计验证提供了方便。 |
| 语种 | 英语 |
| 源URL | [http://119.78.100.204/handle/2XEOYT63/35227]  |
| 专题 | 中国科学院计算技术研究所期刊论文_中文 |
| 作者单位 | 中国科学院计算技术研究所 |
| 推荐引用方式 GB/T 7714 | 高燕,沈理. 自动提取RTL级集成电路时序信息[J]. 微电子学与计算机,2003,20.0(006):1. |
| APA | 高燕,&沈理.(2003).自动提取RTL级集成电路时序信息.微电子学与计算机,20.0(006),1. |
| MLA | 高燕,et al."自动提取RTL级集成电路时序信息".微电子学与计算机 20.0.006(2003):1. |
入库方式： OAI收割
来源：计算技术研究所
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