一种快速的浮点乘法器结构
文献类型：期刊论文
| 作者 | 周旭; 唐志敏 |
| 刊名 | 计算机研究与发展
 |
| 出版日期 | 2003 |
| 卷号 | 40.0期号:006页码:879 |
| 关键词 | 浮点乘法器 处理器 全流水 |
| ISSN号 | 1000-1239 |
| 英文摘要 | 一种支持IEEE754浮点标准的全流水结构的浮点乘法器被提出．在该浮点乘法器中，提出一种新型的双路浮点乘法结构．这种结构相比于全规模乘法器，在不增加面积的前提下，缩短乘法树关键路径延迟13．6％，提高了乘法器的执行频率．这种乘法器有3个周期的延迟，每个周期能接收一条单精度或双精度浮点乘法指令．使用FPGA进行验证，并使用标准单元实现．采用0．18μm的静态CMOS工艺，执行频率为384MHz，面积为732902．25μm^2．在相同工艺条件下，将这种结构与其他乘法器结构进行比较，结果表明这种结构是有效的． |
| 语种 | 英语 |
| 源URL | [http://119.78.100.204/handle/2XEOYT63/35571]  |
| 专题 | 中国科学院计算技术研究所期刊论文_中文 |
| 作者单位 | 中国科学院计算技术研究所 |
| 推荐引用方式 GB/T 7714 | 周旭,唐志敏. 一种快速的浮点乘法器结构[J]. 计算机研究与发展,2003,40.0(006):879. |
| APA | 周旭,&唐志敏.(2003).一种快速的浮点乘法器结构.计算机研究与发展,40.0(006),879. |
| MLA | 周旭,et al."一种快速的浮点乘法器结构".计算机研究与发展 40.0.006(2003):879. |
入库方式： OAI收割
来源：计算技术研究所
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