星载SAR数据形成器处理算法在FPGA中的实现及测试
文献类型：学位论文
| 作者 | 张国星 |
| 学位类别 | 硕士 |
| 答辩日期 | 2006-06-10 |
| 授予单位 | 中国科学院电子学研究所 |
| 授予地点 | 电子学研究所 |
| 导师 | 张平 |
| 关键词 | 数据形成器 FPGA 验证 亚稳态 多时钟域 ADC有效位数 |
| 其他题名 | FPGA implementation and testing of data processing in the spaceborne SAR Data Former |
| 中文摘要 | 数据形成器是星载合成孔径雷达(SAR)系统接收通道的重要分机，在监控计算机的控制下实现对图像视频信号的数据处理。SAR系统的数据率通常可达到每秒数百兆比特，必须经过数据压缩才能把原始数据信息经过数据传输和存储递交地面。数据压缩主要通过FPGA实现，数据形成器多采样率、多模式、高可靠性的特点，给FPGA的设计及测试带来巨大的挑战。论文针对数据形成器这种特点，主要研究内容如下： 1. 论文借鉴当前先进的ASIC设计方法学，采用当前最先进的EDA工具，总结并确立了针对高复杂性、高可靠性FPGA开发的设计流程，并详细介绍设计流程中的每一环节及相应的EDA工具。论文重点研究了数据形成器FPGA设计中所采用的一些先进的设计和测试方法，对数据形成器FPGA设计，尤其测试工作具有一定的指导意义和应用价值。 2. 数据形成器的FPGA中具有多个时钟域。在这些时钟域中，不可避免地会遇到控制信号的交互和数据的相互传递，如果设计不当就会导致同步失效，出现亚稳态现象。论文从FPGA中最基本的同步单元（D触发器）出发，推导出平均无故障时间（MTBF）公式。并提出自适应同步器的设计方法，解决了数据形成器在多种采样率的情况下出现采样失效的难题。 3. 数据形成器AD转换的性能直接影响数据处理的效果，因此有必要测试ADC有效位数。论文介绍数据形成器ADC有效位数的测试方法以及测试环境。最后以数据形成器实际采样数据为例，给出测试结果；并在时域正弦波拟合法的基础上，提取噪声信号中的高次谐波，求出有效位数( )；论文详细分析了影响数据形成器ADC有效位数的噪声来源，为改善系统噪声性能、提高ADC有效位数指出方向。 关键词：数据形成器 FPGA 验证 亚稳态 多时钟域 ADC有效位数 |
| 语种 | 中文 |
| 公开日期 | 2011-07-19 |
| 页码 | 81 |
| 源URL | [http://159.226.65.12/handle/80137/8463]  |
| 专题 | 电子学研究所_电子所博硕士学位论文_电子所博硕士学位论文_学位论文 |
| 推荐引用方式 GB/T 7714 | 张国星. 星载SAR数据形成器处理算法在FPGA中的实现及测试[D]. 电子学研究所. 中国科学院电子学研究所. 2006. |
入库方式： OAI收割
来源：电子学研究所
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