C波段频率合成器设计
文献类型：学位论文
| 作者 | 谢涛 |
| 学位类别 | 硕士 |
| 答辩日期 | 2008-05-30 |
| 授予单位 | 中国科学院电子学研究所 |
| 授予地点 | 电子学研究所 |
| 导师 | 周以国 |
| 关键词 | 频率合成器 C波段 数字锁相环 直接数字频率合成 |
| 其他题名 | Design of C-Band Frequency Synthesizer |
| 中文摘要 | 频率合成器是雷达、通信等电子系统中的重要部件。它主要为电子系统提供本振信号和时钟基准信号，其性能的好坏直接影响到系统的性能指标，所以高性能频率合成器的设计是现代通信技术中一个很重要的研究方向。频率合成技术主要有直接频率合成、锁相频率合成（PLL）和直接数字频率合成（DDS）。三种方法各有其优势和缺点。 本文结合三种频率合成技术的优势，采用DDS激励PLL，再经过4次倍频实现C波段频率合成器。该方法克服了DDS输出频率低、PLL跳频速度慢等缺点。实现的频率合成器具有高稳定度、低相位噪声、跳频速度快、输出频带宽、结构简单等特点。最终设计完成的频率合成器性能良好，达到了预期的研究目标。本文工作主要有以下几个方面。 1. 介绍了数字锁相频率合成和DDS的基本原理与工作特点，对锁相环中各部件即数字鉴频/相器、环路滤波器、压控振荡器的组成结构与工作原理进行了较深入的研究。分析了DDS在理想状态下和非理想状态下的频谱特性，并提出了改善频谱的方法。 2. 确立了DDS激励PLL再4次倍频的方案，选用Analog Devices公司的DDS芯片AD9952和锁相环芯片ADF4113，采用三阶有源环路滤波器，实现1.5~1.7GHz内输出跳频信号，经过4 次倍频、放大和滤波得到工作于6~6.8GHz频率范围内的频率合成器。 3. 控制电路的设计采用高速FPGA芯片完成，从而大大减小了控制字发送部分对频率转换速度的影响。实现了跳频工作，有5MHz、1MHz、0.1MHz三种可选跳频间隔。并通过小键盘和液晶显示屏对电路进行监控。 4. 对调试完成的频率合成器进行了性能指标的测试，对测试结果进行了分析。总结了电路的不足之处，并提出了改进方案。 |
| 语种 | 中文 |
| 公开日期 | 2011-07-19 |
| 页码 | 96 |
| 源URL | [http://159.226.65.12/handle/80137/8679]  |
| 专题 | 电子学研究所_电子所博硕士学位论文_电子所博硕士学位论文_学位论文 |
| 推荐引用方式 GB/T 7714 | 谢涛. C波段频率合成器设计[D]. 电子学研究所. 中国科学院电子学研究所. 2008. |
入库方式： OAI收割
来源：电子学研究所
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