面向通信系统集成电路测试问题研究
文献类型：学位论文
| 作者 | 汪滢 |
| 学位类别 | 博士 |
| 答辩日期 | 2007-05-29 |
| 授予单位 | 中国科学院沈阳自动化研究所 |
| 授予地点 | 沈阳自动化研究所 |
| 导师 | 王宏 |
| 关键词 | 可测性设计 三态内容可寻址存储器 测试存取机制 协同优化 |
| 其他题名 | Research on the Testing of integrate circuit for the Communication System |
| 学位专业 | 机械电子工程 |
| 中文摘要 | 半导体技术发展促进了通讯产品的更新换代，使通讯技术迅猛发展成为可能。通讯产品小体积、低能耗、高速度的需求，一方使得具有低功耗、快速处理能力的功能电路不断涌现，另一方面，促进了基于嵌入式IP核的SoC系统集成技术的提高，同时，也对集成电路测试技术提出了新的挑战。 集成电路测试诣在通过故障模型分析、测试算法开发、测试结构选择等步骤检测芯片加工过程中出现的制造故障，以保证出厂产品的可靠性。目前，其研究主要集中在特殊IP核测试及SoC测试两大方面。针对通讯系统的需求，如何解决具有特殊结构的低功耗、快速电路测试问题；如何在缩短测试时间，降低测试成本同时，考虑小体积、高密度结构对测试功耗的要求，保证被测器件的可靠性和产品的成品率，成为面向通讯系统集成电路测试亟待解决的重大关键问题。 本文依托中国科学院知识创新工程重大项目“现场总线控制和机器人控制的片上系统（SoC）设计”，开展了通讯产品特殊需求所带来的一系列集成电路测试问题研究，包括多端口SRAM与三态内容可寻址存储器的电路结构分析、故障模型建立、测试算法开发和测试结构实现；IP核测试时间优化、SoC系统测试时间与测试功耗协同优化等，为小体积、低能耗、高速度电子产品测试奠定了基础。 本文主要工作及创新点如下： （1）针对双端口SRAM的与单端口SRAM的不同特点，在单端口SRAM基础上建立了双端口单个单元、两个单元、三个单元故障模型，开发了基于March-RAW的测试算法，创建了基于BIST的双端口SRAM存储器组的测试结构。 （2）基于三态内容可寻址存储器的结构及功能特点，建立了三态比较电路的故障模型，提出了面向比较电路与存储电路故障模型的测试算法，在研究优先译码电路基础上，开发了译码电路测试方法，对三态内容可寻址存储器的测试策略进行了研究。仿真结果表明测试算法提出的故障模型覆盖率达100%。 （3）基于IP核测试时间与扫描链长度的关系，提出了基于总线宽度的扫描链优化方法，即在应用贪心算法对扫描链进行初步优化基础上，应用自适应遗传算法对前一步结果进一步优化的组合优化算法，建立了IP核测试总线宽度与测试时间的对应关系，对测试标准电路ITC`02几个SoC系统的IP核优化，均验证了优化算法的有效性。 （4）针对具有柔性结构的SoC总线测试系统，将面向TAM总线的测试时间与测试功耗优化问题转化为SoC测试矩形排样问题，并针对SoC测试的具体情况，提出了“时间区间-空闲带宽”排样算法和双矩形排样算法。同时，利用单亲遗传算法将SoC测试矩形排样问题转化为排列问题，并用“时间区间-空闲带宽”排样算法和双矩形排样算法将排列转化为相应的排样图，之后将单亲遗传算法应用到SoC测试矩形排样问题中，解决了测试时间与测试功耗协同优化问题。对基准电路ITC`02中不同SoC进行优化，结果表明问题描述准确，测试算法有效。 |
| 索取号 | TN4/W29/2007 |
| 英文摘要 | The rapid development of the semiconductor technology accelerates the production of communication. The small area, low energy dissipation, high speed products promote the exploiter of SoC with embedded IP cores and challenge the test technology of integrated circuits. The test process of integrated circuit is searching the defect during the fabrication by analyzing the fault model, exploring test algorithm, selecting the test architecture in order to improve the reliability. According to the requirements of the communication system and the low volume, high density architecture to the testing energy dissipation, the key problems of integrated circuit for the communication system are to solve the testing of high speed circuits with low energy dissipation and the special structure, and to guarantee the reliability and product yield of the testing device in the short time at low cost. The paper researches the test problem of communication product based on the fund project “The FF chip design and FPGA validation” of Chinese Academy of Science. In this paper, the circuit structure of the multi-port SARM and memory are analyzed the fault model build, the test algorithm explored, the test time optimized. The major contributions of the thesis are as follows: (1) Establish the two-port SRAM fault model of single-cell, two-cells, three-cells based on the single port SARM. Explore the extended March-RAW algorithm. Constitute the test architecture of SRAM memories according to the different advantages of single-port and two-port SRAM. (2) Build the fault model of the three-state compare circuits, propose the test algorithm for the compare circuits and memory, explore the test method of the coding circuits, and research the test strategy of three-state addressing memory. The test results indicate that the fault coverage is 100%. (3) Propose the scan optimization method based on the width of bus according the relation between the test time of IP and the length of the scan chain. Ameliorate the genetic algorithm to optimize the results obtained last step based on the primary optimization by the whole programming. Establish the relation between the width of test bus and the test time. Validate the correctness by the benchmark circuits of ITC`02. (4) Convert the optimization problem of test time and test power of TAM bus to rectangle packing problem based on the flexible structure of the SoC bus test system. Propose the ‘time interval- spare bandwidth’ layout algorithm and dual-rectangle layout algorithm. By the Parthenon-genetic algorithm, convert the layout problem to rank which is translated to the corresponding layout diagram using the ‘time interval- spare bandwidth’ packing algorithm and dual-rectangle packing algorithm. The optimization problem of the test time and test power is resolved. The benchmark circuits ITC`02 is used to test the algorithm. The test results indicated that the description is accurate and the algorithm is valid. |
| 语种 | 中文 |
| 公开日期 | 2010-11-29 |
| 产权排序 | 1 |
| 页码 | 122 |
| 分类号 | TN4 |
| 源URL | [http://ir.sia.ac.cn//handle/173321/63]  |
| 专题 | 沈阳自动化研究所_工业信息学研究室_工业控制系统研究室 |
| 推荐引用方式 GB/T 7714 | 汪滢. 面向通信系统集成电路测试问题研究[D]. 沈阳自动化研究所. 中国科学院沈阳自动化研究所. 2007. |
入库方式： OAI收割
来源：沈阳自动化研究所
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